30 juin 2026 : Le Bitcoin évolue dans une fourchette étroite autour de 60 000 $, tandis qu’Ethereum se maintient près de 1 600 $. Après une correction prolongée tout au long du mois de juin, les vendeurs à court terme continuent de dominer le marché des cryptomonnaies. Pourtant, alors que les actifs crypto entrent dans une période de « temps mort », un autre secteur connaît une croissance explosive sans précédent : la mémoire des semi-conducteurs.
Le rapport de printemps 2026 de la World Semiconductor Trade Statistics (WSTS) a fortement relevé les perspectives de croissance du secteur : le marché mondial des semi-conducteurs pourrait dépasser 1,51 trillion $ en 2026, soit une hausse de 90 % sur un an. Les puces mémoire devraient progresser de 250 %, atteignant 800 milliards $. Pour la première fois, la production de mémoire surpassera celle des fonderies de wafers, devenant le principal moteur de croissance des semi-conducteurs.
Au cœur de cette révolution de la mémoire se trouve la HBM (High Bandwidth Memory). Le marché de la HBM devrait croître de 58 % en 2026, atteignant 54,6 milliards $ et représentant près de 40 % du marché DRAM. Qu’est-ce qui distingue la HBM de la DRAM ? Pourquoi les modèles d’IA en dépendent-ils autant ?
HBM vs. DRAM : mêmes origines, trajectoires différentes
La HBM et la DRAM partagent le même support de stockage fondamental — la mémoire vive dynamique (DRAM). Cependant, leurs approches technologiques, conceptions architecturales et scénarios d’application ont fortement divergé.
La DRAM traditionnelle suit une stratégie d’« expansion horizontale ». Représentée par la DDR4 et la DDR5, la DRAM conventionnelle utilise une architecture planaire. Les gains de performance proviennent des évolutions de procédé (par exemple, passer de 20 nm à 2 nm) et des optimisations architecturales (comme l’élargissement du préchargement dans la DDR5). La logique centrale consiste à réduire continuellement la taille des transistors et à augmenter la fréquence sur un plan bidimensionnel. Mais cette approche atteint ses limites physiques : en dessous de 2 nm, des phénomènes comme l’effet tunnel quantique apparaissent, et la miniaturisation ne suffit plus à répondre à la demande exponentielle de bande passante mémoire pour l’IA.
La HBM adopte une approche de « stacking vertical » pour dépasser ces limites. La HBM utilise une structure 3D, recourant à la technologie TSV (Through-Silicon Via) pour empiler verticalement plusieurs dies DRAM, formant une structure en cube. Des milliers de micro-trous sont percés dans les puces DRAM, connectant les couches via des électrodes verticales. À la base se trouve l’unité de contrôle logique DRAM, qui gère le timing et le contrôle de l’ensemble de la pile. Cette conception en « tour » permet à la HBM d’atteindre une densité de bande passante extrêmement élevée dans un encombrement physique réduit.
L’écart générationnel entre les deux est manifeste sur les principaux indicateurs de performance :
Bande passante : La DRAM traditionnelle (ex. DDR5) offre 50–100 Go/s, tandis qu’une pile HBM3E peut atteindre 1,2 To/s. La prochaine génération HBM4 devrait dépasser 2,0 To/s. La HBM propose plus de 10 fois la bande passante de la DRAM conventionnelle.
Efficacité énergétique : La HBM peut fonctionner sous 5 pJ/bit, contre 10–15 pJ/bit pour la DRAM traditionnelle. Dans les centres de données où des milliers de GPU fonctionnent simultanément, cette différence se traduit par des dizaines de millions de dollars d’économies annuelles sur la facture d’électricité.
Latence : La DRAM planaire maintient une latence autour de 10 ns, tandis que l’empilement de couches supplémentaires en HBM porte la latence à environ 100 ns. Cependant, pour l’entraînement et l’inférence de l’IA, le débit prime sur la latence d’accès unique : la capacité à traiter rapidement un grand nombre de paramètres est plus cruciale que la vitesse d’accès individuelle.
Coût : La production de HBM est bien plus onéreuse que celle de la DRAM traditionnelle. Bien que le coût par Gb de la HBM4 soit 30 % inférieur à celui de la HBM3, il reste 3 à 5 fois supérieur à celui de la DDR5 à capacité égale. La HBM consomme 4 à 5 fois le volume de wafer de la DDR5, et la technologie TSV réduit significativement la densité de bits par rapport à la DDR. Par exemple, la D1z DDR4 de SK Hynix affiche une densité de bits de 0,296 Gb/mm², soit 85 % de plus que sa HBM3 (0,16 Gb/mm²). L’espace supplémentaire requis pour les TSV et le stacking/packaging complexe explique en grande partie le coût élevé de la HBM.
En résumé : La DRAM traditionnelle vise une « adéquation abordable », tandis que la HBM recherche la « bande passante ultime » — c’est une opposition entre une approche technologique orientée coût et une approche orientée bande passante.
La crise du « Memory Wall » : pourquoi les modèles d’IA ont besoin de HBM
La dépendance de l’IA à la HBM résulte d’un goulot d’étranglement fondamental, appelé le « Memory Wall ».
Au cours des 20 dernières années, la puissance de calcul des GPU a été multipliée par 60 000, alors que la bande passante de la DRAM n’a progressé que 100 fois. La vitesse de calcul a dépassé celle d’approvisionnement en données — comme une voiture de course surpuissante dont la conduite d’essence reste aux normes d’il y a vingt ans. Le GPU est le moteur ; la HBM, le système d’injection. Si l’approvisionnement ne suit pas, même le moteur le plus performant ne fait que tourner dans le vide.
Les grands modèles de langage accentuent cette contradiction. Les modèles d’IA ne se contentent pas de récupérer des informations statiques : ils maintiennent en permanence un « état de travail » comprenant la fenêtre de contexte, le cache KV, les activations intermédiaires et les décisions de routage. Ces éléments doivent être accessibles en temps réel, avec une latence ultra-faible et une disponibilité constante. Lors du traitement complet d’une séquence de tokens, le modèle accède et met à jour le contexte en continu — une légère augmentation de la latence mémoire peut réduire le débit, retarder les réponses ou contraindre les opérateurs à ajouter du matériel.
Phase d’entraînement : Les modèles à un trillion de paramètres itèrent plusieurs fois sur des jeux de données massifs, chaque passage avant/arrière impliquant d’énormes lectures et mises à jour de paramètres. La bande passante en To/s de la HBM est déterminante pour raccourcir les temps d’entraînement.
Phase d’inférence : Avec la multiplication des modèles multimodaux et des agents IA, les appels de tokens explosent. Le goulot d’étranglement en inférence n’est pas « la vitesse de calcul », mais « la vitesse d’alimentation en données ». Au bout de la route de la bande passante se trouve la HBM.
À l’échelle du système, l’IA repose sur une architecture mémoire à plusieurs niveaux : la HBM alimente les accélérateurs en données, la DRAM stocke l’état en temps réel et la mémoire de conversation, et les SSD à base de NAND assurent le stockage persistant des jeux de données, embeddings, index de recherche, logs et checkpoints. La HBM est la plus proche du cœur de calcul, gérant les tâches d’approvisionnement en données les plus fréquentes et urgentes — un rôle qu’aucun autre support de stockage ne peut remplacer.
C’est pourquoi tous les accélérateurs d’IA de pointe pour l’entraînement et l’inférence générative utilisent la HBM. La HBM n’est pas un « accessoire optionnel » pour l’IA — c’est le « réservoir d’oxygène » qui détermine la vitesse de l’IA.
Déséquilibre offre-demande : des années de pénurie structurelle
La demande pour la HBM est rigide, mais l’offre est « verrouillée ».
Côté demande : Les dépenses mondiales en infrastructures IA atteindront 450 milliards $ en 2026, avec une puissance de calcul d’inférence dépassant 70 % pour la première fois, stimulant la demande pour les GPU, la HBM et les puces réseau à haute vitesse. La croissance de la demande HBM en 2026 est principalement portée par les mises à niveau de capacité des ASIC IA, avec une capacité HBM par puce IA passant de 96 Go/192 Go à 216 Go/288 Go. La plateforme Rubin de NVIDIA maintient la capacité HBM par GPU à ses niveaux précédents, mais l’augmentation des livraisons fait grimper la demande globale. Les neuf plus grands fournisseurs cloud devraient dépenser environ 830 milliards $ en 2026, soit une hausse de 79 % sur un an.
Côté offre : Malgré l’allocation de 70 % des capacités nouvelles/ajustables à la HBM par Samsung, SK Hynix et Micron, le déficit d’offre de HBM reste de 50–60 %. Au premier trimestre 2026, toute la capacité HBM des trois grands est déjà vendue. SemiAnalysis indique que l’offre DRAM en 2026 sera inférieure de 7 % à la demande, la HBM manquera de 6 % et l’écart s’élargira à 9 % en 2027.
Point crucial : l’offre est rigide. Même si les trois principaux fabricants décident d’étendre leur capacité maintenant, les contraintes physiques liées aux procédés TSV, aux rendements d’assemblage avancé et aux délais d’équipement signifient que la nouvelle capacité n’arrivera pas avant 2028–2029 au plus tôt. Les banques d’investissement internationales s’accordent généralement pour dire que la pénurie structurelle de HBM durera au moins jusqu’en 2028. Jensen Huang, PDG de NVIDIA, est encore plus direct : la pénurie mondiale de HBM « n’est pas une fluctuation de marché à court terme, mais un dilemme structurel de l’industrie qui va durer plusieurs années ».
Prix : Samsung et SK Hynix ont augmenté les prix de la HBM3E pour 2026 de près de 20 %. Les prix initiaux des contrats pour la HBM4 à 12 couches devraient afficher une prime de plus de 10 % par rapport aux contrats HBM3E à 12 couches de 2025.
Panorama du marché : qui mène la révolution de la mémoire ?
Le marché de la HBM est fortement concentré. Les analystes prévoient qu’en 2026, SK Hynix détiendra environ 52 % de part de marché en volume, Samsung environ 39 %, Micron environ 8 %, tandis que les acteurs chinois continentaux resteront marginaux. En termes de ventes, le chiffre d’affaires HBM de SK Hynix pourrait atteindre 5,95 milliards $ en 2026, consolidant sa position de leader mondial.
Au premier trimestre 2026, SK Hynix détient environ 51,4 % de part de marché mondiale de la HBM. TrendForce prévoit que sa part annuelle restera autour de 50 % ; Counterpoint anticipe une part de marché HBM4 de 54 %.
Les marges brutes des trois grands fabricants dépassent 70 % et même 80 %. La distribution des profits de la HBM forme une « pyramide » : plus on se rapproche du cœur technique et du goulot d’étranglement, plus la part est élevée.
Parallèlement, une tendance intéressante émerge : la rentabilité de la DRAM généraliste dépasse structurellement celle de la HBM. Au premier trimestre 2026, l’écart de marge opérationnelle entre la DRAM généraliste et la HBM dépasse 15 points de pourcentage. Les estimations de marché montrent qu’allouer la capacité à la DRAM généraliste génère plus du double du revenu par wafer par rapport à la HBM, avec près du triple de marge brute. C’est pourquoi SK Hynix envisage de réallouer une partie de ses ressources à la DRAM généraliste — confirmant ironiquement que l’ensemble du marché de la mémoire connaît un boom généralisé.
Perspective d’investissement : opportunités dans le supercycle HBM
La pénurie structurelle de HBM et la hausse des prix offrent aux investisseurs une logique sectorielle claire.
Les fabricants de mémoire sont les premiers bénéficiaires. SK Hynix (KRX), Samsung Electronics (KRX) et Micron (NASDAQ) exploitent leur domination technique et leur capacité rare pour capter la majeure partie des profits excédentaires du secteur. Morgan Stanley, anticipant une hausse de 62 % du prix moyen de la DRAM d’ici 2026, a relevé les prévisions de bénéfices des fabricants de mémoire de 56–63 %.
Les acteurs de la chaîne d’approvisionnement amont profitent également. L’expansion à grande échelle des leaders de la mémoire stimule directement la demande pour la gravure, le dépôt de films minces, les tests et autres équipements de semi-conducteurs, transmettant la prospérité de l’amont au secteur intermédiaire. Les besoins d’assemblage avancé de la HBM accélèrent aussi l’industrialisation des technologies de packaging 2,5D comme CoWoS.
Les fabricants de puces IA sont les moteurs ultimes de la demande pour la HBM. Les principaux acteurs du secteur IA, comme NVIDIA (NASDAQ) et Broadcom (NASDAQ), augmentent leurs achats de HBM. Le GPU Rubin Ultra de NVIDIA proposera jusqu’à 1 To de capacité HBM par puce.
Gate Stock : accès simplifié à l’investissement mondial en mémoire et IA
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Conclusion
La différence fondamentale entre HBM et DRAM réside dans l’approche technologique : « bande passante d’abord » contre « coût d’abord ». À mesure que la puissance de calcul de l’IA s’étend, la technologie d’empilement 3D et TSV de la HBM a brisé le « memory wall », faisant de la HBM un composant central irremplaçable pour l’entraînement et l’inférence des grands modèles.
En 2026, le marché mondial des semi-conducteurs dépassera 1,51 trillion $, les puces mémoire progresseront de 250 % et le marché HBM grimpera de 58 % à 54,6 milliards $. Le déficit d’offre atteint 50–60 %, et toute la capacité des trois grands fabricants est épuisée. Il ne s’agit pas d’une fluctuation cyclique classique — c’est une transformation structurelle portée par les investissements à long terme dans les infrastructures IA.
Pour les investisseurs, fabricants de mémoire, fournisseurs d’équipements/matériaux et fabricants de puces IA, la logique sectorielle est claire. Le service de trading 24/7 de Gate Stock sur les marchés américain, hongkongais et coréen offre aux investisseurs mondiaux un outil flexible et efficace pour participer à ce supercycle de la mémoire. Dans le climat actuel de peur extrême sur les marchés (Indice de peur 14–16), le décalage entre fondamentaux sectoriels et sentiment de marché engendre souvent les opportunités structurelles les plus prometteuses.
FAQ
Q1 : Quelle est la différence fondamentale entre HBM et DRAM ?
La principale différence réside dans l’architecture. La DRAM traditionnelle utilise un design planaire, améliorant les performances par des évolutions de procédé. La HBM recourt à l’empilement 3D, utilisant des TSV pour empiler verticalement plusieurs dies DRAM et créer des chemins de données ultra-larges. La HBM3E offre jusqu’à 1,2 To/s de bande passante — plus de 10 fois celle de la DDR5 — mais coûte 3 à 5 fois plus pour une capacité équivalente.
Q2 : Pourquoi les modèles d’IA ont-ils besoin de HBM ?
L’entraînement et l’inférence des grands modèles nécessitent une lecture/écriture rapide de paramètres massifs. La croissance de la bande passante DRAM a été largement inférieure à celle de la puissance de calcul (60 000x contre 100x en 20 ans), créant un goulot d’étranglement appelé « memory wall ». La bande passante en To/s de la HBM alimente en continu les GPU en données, évitant les cycles de calcul inactifs. Tous les accélérateurs IA de pointe utilisent la HBM.
Q3 : Qui sont les principaux acteurs du marché HBM ?
Le marché de la HBM est très concentré. SK Hynix devrait détenir environ 52 % de part de marché en volume en 2026, Samsung environ 39 % et Micron environ 8 %. SK Hynix est leader en ventes, avec un chiffre d’affaires HBM estimé à 5,95 milliards $ en 2026. Toute la capacité HBM des trois grands est épuisée, certains clients sécurisant leur approvisionnement jusqu’en 2028.
Q4 : Combien de temps la pénurie de HBM va-t-elle durer ?
Les banques d’investissement internationales estiment généralement que la pénurie de HBM durera au moins jusqu’en 2028. La demande est portée par les investissements en infrastructures IA, tandis que l’offre est contrainte par les procédés TSV, les rendements d’assemblage et les délais d’équipement. Même si l’expansion commence maintenant, la nouvelle capacité n’arrivera pas avant 2028–2029. Jensen Huang qualifie cela de « dilemme structurel de l’industrie sur plusieurs années ».
Q5 : Comment investir dans les actions liées à la HBM sur Gate ?
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