JEDEC تطلق معيار SPHBM4: ذاكرة شرائح الذكاء الاصطناعي تقلل عدد الدبابيس بنسبة 75%، تتخلى عن وسيط السيليكون، وتزيد السرعة أربعة أضعاف

وفقًا لـ JEDEC، المنظمة الدولية لمعايير أشباه الموصلات، كشفت مؤخرًا عن SPHBM4 (JESD330-4)، معيار ذاكرة عالي النطاق الترددي مصمم لخفض تكاليف تغليف شرائح الذكاء الاصطناعي. يقلل المعيار من عدد دبابيس الواجهة بنسبة 75% ليصل إلى عرض 512 بت مقارنةً بـ 2,048 دبوسًا في HBM4 التقليدي، مع مضاعفة سرعة الإشارة لكل دبوس من 11 جيجابت في الثانية إلى 44 جيجابت في الثانية. عند 46 جيجابت في الثانية، يصل الحد الأقصى النظري للنطاق الترددي إلى 2.944 تيرابايت في الثانية مع دعم من 4 إلى 16 مجموعة من شرائح DRAM وسعة قصوى تبلغ 64 جيجابايت لكل حزمة.

على عكس HBM4، الذي يتطلب وسائط سيليكونية مكلفة وتغليف متقدم مثل TSMC's CoWoS، يُركب SPHBM4 مباشرة على ركائز عضوية قياسية منخفضة التكلفة، مما يلغي الاعتماد على عمليات تغليف متطورة ويقلل بشكل كبير من حواجز التكاليف.