インテル 14A2、両面ハイブリッドアーキテクチャを評価、TSMC(台積電)のプロセスに挑戦

韓国メディア Etnews の報道によると、インテルは 14A2 プロセスにおいて「両面混在アーキテクチャ」の導入を評価している。背面電源供給ネットワークを主な電源経路とすると同時に、一部の表面金属配線層を再配分し、補助電源信号とクロック分配の役割を担わせる。TSMC N2(2nm)は 2025-2026 年に安定量産を完了しており、インテルは競合他社に対して少なくともフルプロセス世代分のタイムラグがある。

21nm 配線幅が物理的障壁に:金属抵抗が指数関数的に上昇、nTSV アーキテクチャは必要な電流密度に耐えられない

Etnews の報道によると、インテル 14A2 における 21nm M0 ピッチ目標は、現行アーキテクチャの物理的障壁となっている。金属配線幅が 21nm 以下に微細化されると、相互接続抵抗が指数関数的に上昇する。元々 BSPDN アーキテクチャ向けに設計されたナノシリコンビア(nTSV)基盤は、単独ではトランジスタの通常動作に必要な電流密度に耐えられず、電圧降下を引き起こし、チップの消費電力効率と性能安定性を損ない、歩留まりリスクをもたらす。

両面混在アーキテクチャは、インテルがこの物理的障壁を突破するために採用する解決策である。代償として、配線設計の複雑さが大幅に増加し、表面と裏面の信号経路の協調計画、タイミング収束、歩留まり管理などが含まれ、その難易度は単一表面電源供給アーキテクチャをはるかに超える。

競合他社のタイムライン:TSMC A14 は 2028 年に出荷見込み

報道によると、3大ファウンドリのプロセススケジュールと技術ロードマップは以下の通りである。

TSMC:N2(2nm)は 2025-2026 年に安定量産を完了、最大顧客である Apple の製品発表リズムに合致。A14(1.4nm)は 2028 年に市場に出荷予定——つまり Intel 14A がリスク生産を開始する同じ年である。

サムスン電子:SF2Z は 2027 年に商業化予定。SF2Z は既に 3nm ノードで成熟した GAA アーキテクチャに BSPDN を重ねたもので、技術変数が単一であり、理論上歩留まり曲線の収束がより速い。

インテル:14A プロセスは 2028 年にリスク生産、2029 年に正式量産予定。インテルの TSMC およびサムスンに対するタイムラグは、少なくともフルプロセス世代分である。

Citrini アナリスト:成功すれば TSMC の地位に挑戦、失敗すれば Samsung の衰退を繰り返す可能性

報道によると、Citrini アナリスト Jukan 氏は、インテルは過去に 20A と 18A プロセスで GAA トランジスタと BSPDN という 2 つの革新的技術を導入したが、現在も歩留まりのボトルネックと格闘している。今や 14A2 でさらに両面電源供給アーキテクチャを重ねることで、技術リスクの積み重ね度は Samsung(Samsung SF2Z の技術変数はより単一)をはるかに上回ると指摘。

Jukan 氏は直言:「インテルの戦略転換が成功すれば、TSMC のリーダー的地位に挑戦できる可能性がある。失敗すれば、壊滅的な歩留まり崩壊と顧客離れを引き起こし、Samsung ファウンドリ事業の衰退の轍を踏むことになるだろう。」

業界は、14A PDK リリース後 18 か月以内のファブレス受注状況が、インテルファウンドリ事業回復の成否を示す最も重要な最初の指標になると見ている。

よくある質問

インテル 14A と 14A2 プロセスの主な違いは何ですか?

Etnews の報道によると、14A は M0 ピッチ約 28nm を目標とし、純粋な BSPDN アーキテクチャ(PowerDirect 技術)を採用。14A2 はハーフノード最適化であり、M0 ピッチを約 21nm に圧縮することを目標とし、密度は既存の 18A 比 1.3 倍向上。さらに、21nm 配線幅に伴う抵抗と電流密度の課題を解決するため、両面混在アーキテクチャの導入を評価している。

インテル 14A プロセスはいつ量産開始予定ですか?

インテルの現行ロードマップによると、14A プロセスは 2028 年にリスク生産、2029 年に正式量産規模に達する予定。14A PDK 0.9 版は今年 10 月にリリース予定で、インテルはその後 18 か月以内に主要ファブレス顧客の受注を確保する計画。

インテルが 14A2 で両面混在アーキテクチャを評価する理由は?

Etnews の報道によると、インテルが両面混在アーキテクチャを評価する根本的な理由は、金属配線幅が 21nm 以下に微細化されると相互接続抵抗が指数関数的に上昇し、既存の nTSV アーキテクチャが単独で必要な電流密度に耐えられず、電圧降下を引き起こしチップの消費電力効率を損なうため。両面混在アーキテクチャはこの物理的障壁を突破する技術的解決策である。

免責事項:本ページの情報には第三者提供の内容が含まれる場合があり、参考目的のみで提供されています。これらはGateの見解や意見を示すものではなく、金融、投資、または法律上の助言を構成するものでもありません。暗号資産取引には高いリスクが伴います。意思決定を行う際には、本ページの情報のみに依存しないでください。詳細については、免責事項をご確認ください。
コメント
0/400
コメントなし