2026-07-09 08:22:21
JEDEC 推出 SPHBM4 標準:AI 晶片記憶體縮減引腳數 75%,放棄矽中介層,提升速度 4 倍
根據 JEDEC,國際半導體標準組織,最近公布了 SPHBM4(JESD330-4),這是一項旨在降低 AI 芯片封裝成本的新型高帶寬記憶體標準。該標準將界面引腳數量降低了 75%,至 512 針,相較於傳統的 HBM4 的 2,048 針,同時將每針信號傳輸速度從 11Gbps 提升至 44Gbps。以 46GT/秒的速度計算,理論峰值帶寬達到 2.944TB/秒,並支持 4 至 16 層 DRAM 堆疊,最大容量每封裝為 64GB。 與需要昂貴矽中介層和先進封裝技術(如台積電的 CoWoS)的 HBM4 不同,SPHBM4 直接安裝在低成本的標準有機基板上,消除了對尖端封裝工藝的依賴,顯著降低了成本門檻。